Mentor Graphics Modelsim SE 10.1c torrent

Программы и Дизайн » Системы для бизнеса, офиса, научной и проектной работы » САПР (электроника, автоматика, ГАП)

Modelsim SE

Год/Дата Выпуска: 2011/2012
Версия: 10.1c
Разработчик: MentorGraphics
Сайт разработчика: http://model.com/
Платформа: Windows
Разрядность: 32bit+64bit
Совместимость с Vista: полная
Совместимость с Windows 7: полная
Язык интерфейса: Английский
Таблэтка: Присутствует
Описание: Система цифрового моделирования проектов на основе VHDL, Verilog и «смешанных» описаний с встроенными функциями анализа производительности, индикации «активности» кода (code coverage), компаратора временных диаграмм и визуализатора Enhanced Dataflow Window. Основные функциональные возможности: высокая скорость моделирования для RTL и Gate проектов; единое моделирующее ядро и оптимизированной архитектуры Native Compiled; интерактивная отладка и анализ с помощью модуля Debug Detective; интегрированный анализ Code Coverage; оптимизация скорости моделирования с помощью анализатора производительности Performance Analyzer; исчерпывающая трассировка сигналов Signal Spy; встроенный отладчик С; поддержка интерфейсов С и Tcl/Tk; поддержка ОС Unix/Windows/Linux.

Основные функциональные возможности

Рекордно высокая скорость компиляции и моделирования. Единое "ядро" моделирования. Возможность моделирования "смешанных" VHDL/Verilog-проектов на едином "ядре". Простота портируемости и поддержки библиотек за счет независимости от платформы и версии симулятора. Защита "интеллектуальной собственности", гарантируемая посредством компиляции машинно-независимого объектного кода. Широкие отладочные возможности. Простой и полнофункциональный графический интерфейс пользователя. Простота настройки на индивидуальные требования пользователя с помощью Tcl/Tk. Пол
ная поддержка всех стандартов VHDL и Verilog. Поддержка бибилиотек всех основных изготовителей ASIC и FPGA. Интеграция с пакетами других фирм. Техническая поддержка фирмы Mentor Graphics. ModelSim SE/PLUS позволяет пользователю "смешивать" VHDL- и Verilog-объекты в рамках одного проекта, обеспечивая возможность "сквозной" отладки всего проекта.
[spoiler="Скриншоты"]

[/spoiler]
[spoiler="Скриншоты окна About"]

[/spoiler]